테크 페이퍼 : 전원 회로 저임피던스 설계
테크 페이퍼 : 전원 회로 저임피던스 설계
최근 전자 회로에서 저전압과 대전류의 필요성이 증가하고 있습니다.
이는 반도체 공정 노드의 축소와 고성능 IC 사용으로 인해 발생하고 있으며, 다양한 애플리케이션에서 저전압과 대전류의 니즈가 확장되고 있습니다.
이를 실현하기 위해 저임피던스 설계의 중요성은 더욱 커질 전망입니다.
muRata 테크 페이퍼에서는 PDN 설계와 디커플링 커패시터 타입 및 레이아웃, 기판 설계를 이용하여 임피던스를 낮추는 방법을 소개하고 있습니다.
이를 통해 저임피던스 설계의 필요성과, 임피던스를 낮추는 핵심 솔루션을 확인할 수 있습니다.
목차
- 저임피던스 설계의 필요성
- 전압 변동(ΔV), 전류 변동(ΔI), 임피던스(Z) 간 관계
배경
- 임피던스 감소
- Low ESL 커패시터의 특징과 구조
- 3단자 커패시터 이용 예시
해결 방법
임피던스 감소 - 방법
- 시뮬레이션 개요
- 3단자 커패시터로 교체
- 설계 관련 참고사항
임피던스 감소 - 효과 검증
결론
아래 정보를 기입해주시면테테크 페이퍼의 다운로드가 가능합니다.
기재해주신 이메일 주소로 다운로드 URL이 발송됩니다.
∗필수 항목
